`timescale 1ns / 1ns //前面为时间单位，后面为仿真精度

module led_test(

    );
      
    reg sys_clk;
    wire[3:0] led;
    
    initial
    begin
        sys_clk=0;
    end 
    
    always #10 sys_clk <= ~sys_clk; //延时10ns #代表1个时间单位
    
    led led_test(   //对接上一个制作的模块
        .sys_clk(sys_clk),
        .led(led)
    );
    
    
endmodule
